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1、負責神經網絡工(gōng)具(jù)鏈後端的開發；
2、負責工(gōng)具(jù)鏈runtime模塊的開發；
3、負責将訓練好的神經網絡向硬件平台（嵌入式、FPGA等）的部署。
1、全日制統招碩士以上學(xué)曆，計算機、電(diàn)子工(gōng)程、數學(xué)、控制、通信等相關專業；
2、精(jīng)通c/c++語言，熟悉python語言為(wèi)加分(fēn)項；
3、熟悉主流嵌入式軟件開發，有(yǒu)Linux開發使用(yòng)經驗優先;
4、熟悉神經網絡及深度學(xué)習算法優先；
5、學(xué)習能(néng)力強，對新(xīn)技(jì )術有(yǒu)鑽研興趣，責任心強。
1. 參與NPU的架構定義并針對設計進行時序、面積、功耗的優化；
2. 參與NPU内部模塊的RTL設計、仿真、驗證；
3. 配合SOC工(gōng)程師完成系統集成；
4. 配合FPGA工(gōng)程師、嵌入式工(gōng)程師完成闆級驗證；
5. 負責相關技(jì )術文(wén)檔的維護。
1. 本科(kē)及以上學(xué)曆，電(diàn)子、微電(diàn)子、通信相關專業，3年以上數字IC或FPGA開發經驗；
2. 精(jīng)通數字電(diàn)路，精(jīng)通Verilog/SystemVerilog，熟悉Tcl/Perl/Python腳本；
3. 熟悉常用(yòng)的仿真工(gōng)具(jù)(VCS/NC-Verilog/Modelsim/Verdi)；
4. 了解數字IC設計流程，如DC，PT，PR等；
5. 有(yǒu)人工(gōng)智能(néng)算法硬件化經驗者優先考慮；
6. 有(yǒu)較強的問題分(fēn)析和解決能(néng)力，有(yǒu)良好的溝通能(néng)力和團隊合作(zuò)精(jīng)神。
1. 參與SOC産(chǎn)品規格和系統架構定義；
2. 參與各功能(néng)IP的RTL設計和集成；
3. 參與SOC系統設計，包括時鍾、複位、功耗等；
4. 配合驗證人員完成模塊及系統級驗證；
5. 支持嵌入式開發及相關技(jì )術文(wén)檔的維護。
1. 碩士及以上學(xué)曆，3年以上SOC相關設計開發經驗；
2. 精(jīng)通Verilog/SystemVerilog，熟悉Tcl/Perl/Python腳本；
3. 熟悉數字IC設計流程，熟悉常用(yòng)總線(xiàn)協議，如AXI，AHB等；
4. 有(yǒu)低功耗設計經驗者優先考慮；
5. 有(yǒu)嵌入式開發經驗或算法到硬件映射經驗者優先考慮；
6. 有(yǒu)較強的問題分(fēn)析和解決能(néng)力，有(yǒu)良好的溝通能(néng)力和團隊合作(zuò)精(jīng)神。
1、負責收集、彙總和分(fēn)析與企業相關的國(guó)家和地方政府政策信息以及項目申報信息；
2、組織開展項目申報工(gōng)作(zuò)，獨立完成項目書的撰寫，包括但不限于項目申報流程跟進，組織答(dá)辯等工(gōng)作(zuò)。
3、負責已申報項目的管理(lǐ)工(gōng)作(zuò)，根進項目進程及經費使用(yòng)情況，組織完成項目驗收，項目結束後材料的整理(lǐ)歸檔；
4、完成公(gōng)司安(ān)排的與項目申報相關的其他(tā)工(gōng)作(zuò)。
1、統招全日制本科(kē)及以上學(xué)曆，計算機、電(diàn)子工(gōng)程、自動化等理(lǐ)工(gōng)類專業；
2、3年以上項目申報經驗（優秀者可(kě)放寬），有(yǒu)工(gōng)業互聯網方向或軍民(mín)融合方向項目成功申報經曆者優先；
3、具(jù)備紮實的文(wén)字功底，具(jù)有(yǒu)良好的溝通和協調能(néng)力，思路清晰；
4、強烈的責任心和團隊合作(zuò)精(jīng)神，耐心細緻，善于學(xué)習和總結，超強執行力。
